量子纠错是实现大规模容错量子计算的必经之路。
当前，全球量子计算领域面临的核心挑战在于如何有效控制量子比特的错误率，使其满足大规模集成的严苛要求。
表面码作为目前最成熟的量子纠错方案之一，通过将多个物理量子比特编码成一个逻辑量子比特，原则上可以随着物理比特数目即码距的增加而不断降低逻辑比特的错误率。
然而，这一理想路径在实践中面临重大障碍。
量子纠错的实施需要引入大量额外的量子比特和量子门操作，这必然带来更多的噪声源和错误通道。
当物理量子比特的原始错误率过高时，增大纠错码距所产生的额外错误反而会抵消纠错所获得的收益，导致"越纠越错"的恶性循环。
其中，"泄漏错误"尤为致命——量子比特会脱离预定的计算能级，进入无法通过表面码直接纠正的无效状态。
随着系统规模扩大，泄漏错误的累积效应将成为阻碍纠错性能提升的主要瓶颈。
因此，全球量子纠错研究的焦点集中在不断降低物理比特的各类错误水平，特别是有效抑制泄漏错误，使系统的整体操控精度突破"纠错阈值"这一严苛的临界点。
只有跨越这一阈值，量子纠错才能产生正向净收益，实现"越纠越对"的理想效果。
能否实现"低于阈值"的量子纠错，已成为衡量量子计算系统能否从实验室原型走向实用化的关键分水岭。
中国科学技术大学超导量子计算研究团队在这一领域进行了长期布局。
2022年，该团队基于"祖冲之2号"超导量子处理器首次实现了码距为3的表面码逻辑量子比特，验证了表面码方案的可行性。
2023年，美国谷歌公司实现了码距为5的表面码纠错。
然而，受限于当时较高的物理量子比特各类错误水平，上述工作都未能真正突破纠错阈值。
2025年2月，谷歌团队利用其"垂柳"处理器，开发了一种基于直流脉冲的量子态泄漏抑制方法，在码距为7的表面码上实现了低于阈值的逻辑比特，率先取得这一重要突破。
中国科大团队随后提出了一条更具优势的技术路线。
基于107比特"祖冲之3.2号"量子处理器，研究团队创新性地提出并成功实践了"全微波量子态泄漏抑制架构"。
该方案充分利用了"祖冲之3.2号"处理器本身具备的高精度单双比特门操作、长相干时间等优异性能，结合全微波量子态泄漏抑制架构，实现了码距为7的表面码逻辑比特。
实验结果显示，逻辑错误率随码距增加显著下降，错误抑制因子达到1.4，有力证明了系统已工作在纠错阈值之下，成功达到了"越纠越对"的目标。
相比国际同行的技术方案，中国科大的全微波量子态泄漏抑制架构具有显著优势。
谷歌的直流脉冲方案对量子处理器的芯片架构施加了较多约束，并且随着量子比特数扩展，在极低温环境下需要复杂的布线，硬件资源开销极大。
而全微波方案具有天然的频分复用特性，在硬件效率和扩展性上明显优于现有技术路线，为未来构建百万比特级量子计算机提供了一种更具竞争力的解决方案。
该成果已于12月22日以封面论文和"编辑推荐"的形式发表于《物理评论快报》，美国物理学会《物理》栏目进行了专题报道。
量子计算的未来，不仅取决于单个量子比特的极限表现，更取决于能否建立一套可扩展、可纠错、可长期稳定运行的系统能力。
迈过“低于阈值”这一关口，意味着从“演示性突破”向“工程化可用”又近了一步。
面向更大规模与更复杂任务，唯有坚持基础研究与工程实现并重、关键指标与系统集成并进，才能把实验室里的领先成果转化为面向未来的战略能力。